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VHDL]
aes_cipher_top.rar
密钥扩展模块的接口如图4.4。clk为系统时钟,kld为输入的加载信号,key为输入的128位密钥数据,wo_0, wo_1, wo_2, wo_3分别为输出的密钥列
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C/C++]
jhd12864time.rar
... 模块的显示。可根据此程序,完成对JHD12864A液晶显
示器的其他应用系统。用T0作为时钟计时定时器,本晶振为22.1184MHZ,定时
器20毫秒中断一次,定时器初值设为0X7000.
版本 ...
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C/C++]
1307.rar
1307时钟芯片C语言程序,仅供参考,共同学习
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