VHDL-FPGA-Verilog

Development Platform:

Windows_Unix

bit_test.v：Code Content

							module bit_test;
reg[3:0] a,b,c;
initial begin
    a=4'b1100;b=4'b0011;c=4'b0101;
    $displayb(~a);
    $displayb(a&c);
    $displayb(a|b);
    $displayb(b^c);
    $displayb(a~^c);
end
endmodule

						