VHDL-FPGA-Verilog

Development Platform:

VHDL

fj.fit.summary：Code Content

							Fitter Status : Successful - Thu Mar 05 01:08:00 2009
Quartus II Version : 7.2 Build 151 09/26/2007 SJ Full Version
Revision Name : fj
Top-level Entity Name : fj
Family : Stratix II
Device : EP2S15F484C3
Timing Models : Final
Logic utilization : < 1 %
    Combinational ALUTs : 77 / 12,480 ( < 1 % )
    Dedicated logic registers : 52 / 12,480 ( < 1 % )
Total registers : 52
Total pins : 9 / 343 ( 3 % )
Total virtual pins : 0
Total block memory bits : 0 / 419,328 ( 0 % )
DSP block 9-bit elements : 0 / 96 ( 0 % )
Total PLLs : 0 / 6 ( 0 % )
Total DLLs : 0 / 2 ( 0 % )

						