VHDL-FPGA-Verilog

Development Platform:

Others

PS2.tan.summary：Code Content

							--------------------------------------------------------------------------------------
Timing Analyzer Summary
--------------------------------------------------------------------------------------
Type           : Worst-case tsu
Slack          : N/A
Required Time  : None
Actual Time    : -0.248 ns
From           : KBDATA
To             : PS2VHDL:inst2|spdata[1]
From Clock     : --
To Clock       : KBCLK
Failed Paths   : 0
Type           : Worst-case tco
Slack          : N/A
Required Time  : None
Actual Time    : 29.186 ns
From           : LED4:inst|Refresh[1]
To             : LEDOUT[6]
From Clock     : GCLKP1
To Clock       : --
Failed Paths   : 0
Type           : Worst-case th
Slack          : N/A
Required Time  : None
Actual Time    : 1.094 ns
From           : KBDATA
To             : PS2VHDL:inst2|spdata[4]
From Clock     : --
To Clock       : KBCLK
Failed Paths   : 0
Type           : Clock Setup: 'GCLKP1'
Slack          : N/A
Required Time  : None
Actual Time    : 119.08 MHz ( period = 8.398 ns )
From           : Frequency:inst5|CLK:Count1[0]
To             : Frequency:inst5|CLK:Count1[9]
From Clock     : GCLKP1
To Clock       : GCLKP1
Failed Paths   : 0
Type           : Clock Setup: 'KBCLK'
Slack          : N/A
Required Time  : None
Actual Time    : 207.77 MHz ( period = 4.813 ns )
From           : PS2VHDL:inst2|cnt8[2]
To             : PS2VHDL:inst2|spdata[6]
From Clock     : KBCLK
To Clock       : KBCLK
Failed Paths   : 0
Type           : Total number of failed paths
Slack          : 
Required Time  : 
Actual Time    : 
From           : 
To             : 
From Clock     : 
To Clock       : 
Failed Paths   : 0
--------------------------------------------------------------------------------------

						