Category

Development Platform
Home > SourceCode/Document > Embeded-SCM Develop > VHDL-FPGA-Verilog > View Code
KeyBoard.tan.qmsg
Package: KeyBoard.rar　[view]
Upload User: shenghui
Upload Date: 2022-08-09
Package Size: 328k
Code Size: 71k
Category:

VHDL-FPGA-Verilog

Development Platform:

Others

KeyBoard.tan.qmsg：Code Content
  1. { "Info" "IQEXE_SEPARATOR" "" "Info: *******************************************************************" {  } {  } 3 0 "*******************************************************************" 0 0 "" 0 0}
  2. { "Info" "IQEXE_START_BANNER_PRODUCT" "Classic Timing Analyzer Quartus II " "Info: Running Quartus II Classic Timing Analyzer" { { "Info" "IQEXE_START_BANNER_VERSION" "Version 8.0 Build 215 05/29/2008 SJ Full Version " "Info: Version 8.0 Build 215 05/29/2008 SJ Full Version" {  } {  } 0 0 "%1!s!" 0 0 "" 0 0} { "Info" "IQEXE_START_BANNER_TIME" "Thu Jun 11 23:44:33 2009 " "Info: Processing started: Thu Jun 11 23:44:33 2009" {  } {  } 0 0 "Processing started: %1!s!" 0 0 "" 0 0}  } {  } 4 0 "Running %2!s! %1!s!" 0 0 "" 0 0}
  3. { "Info" "IQEXE_START_BANNER_COMMANDLINE" "quartus_tan --read_settings_files=off --write_settings_files=off KeyBoard -c KeyBoard " "Info: Command: quartus_tan --read_settings_files=off --write_settings_files=off KeyBoard -c KeyBoard" {  } {  } 0 0 "Command: %1!s!" 0 0 "" 0 0}
  4. { "Info" "IDAT_DAT_STARTED" "" "Info: Started post-fitting delay annotation" {  } {  } 0 0 "Started post-fitting delay annotation" 0 0 "" 0 0}
  5. { "Info" "IDAT_DAT_COMPLETED" "" "Info: Delay annotation completed successfully" {  } {  } 0 0 "Delay annotation completed successfully" 0 0 "" 0 0}
  6. { "Warning" "WTDB_ANALYZE_COMB_LATCHES" "" "Warning: Timing Analysis is analyzing one or more combinational loops as latches" { { "Warning" "WTDB_COMB_LATCH_NODE" "key44:inst|code[3] " "Warning: Node "key44:inst|code[3]" is a latch" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 90 -1 0 } }  } 0 0 "Node "%1!s!" is a latch" 0 0 "" 0 0} { "Warning" "WTDB_COMB_LATCH_NODE" "key44:inst|code[1] " "Warning: Node "key44:inst|code[1]" is a latch" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 90 -1 0 } }  } 0 0 "Node "%1!s!" is a latch" 0 0 "" 0 0} { "Warning" "WTDB_COMB_LATCH_NODE" "key44:inst|code[2] " "Warning: Node "key44:inst|code[2]" is a latch" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 90 -1 0 } }  } 0 0 "Node "%1!s!" is a latch" 0 0 "" 0 0} { "Warning" "WTDB_COMB_LATCH_NODE" "key44:inst|code[0] " "Warning: Node "key44:inst|code[0]" is a latch" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 90 -1 0 } }  } 0 0 "Node "%1!s!" is a latch" 0 0 "" 0 0}  } {  } 0 0 "Timing Analysis is analyzing one or more combinational loops as latches" 0 0 "" 0 0}
  7. { "Warning" "WTAN_NO_CLOCKS" "" "Warning: Found pins functioning as undefined clocks and/or memory enables" { { "Info" "ITAN_NODE_MAP_TO_CLK" "GCLKP " "Info: Assuming node "GCLKP" is an undefined clock" {  } { { "KeyBoard.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/KeyBoard/KeyBoard.bdf" { { 48 -40 128 64 "GCLKP" "" } } } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "GCLKP" } } } }  } 0 0 "Assuming node "%1!s!" is an undefined clock" 0 0 "" 0 0}  } {  } 0 0 "Found pins functioning as undefined clocks and/or memory enables" 0 0 "" 0 0}
  8. { "Warning" "WTAN_RIPPLE_OR_GATED_CLOCKS_FOUND" "22 " "Warning: Found 22 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew" { { "Info" "ITAN_RIPPLE_CLK" "Frequency:inst5|Period1uS " "Info: Detected ripple clock "Frequency:inst5|Period1uS" as buffer" {  } { { "Frequency.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/Frequency.vhd" 38 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "Frequency:inst5|Period1uS" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_GATED_CLK" "key44:inst|WideOr0~777 " "Info: Detected gated clock "key44:inst|WideOr0~777" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|WideOr0~777" } } } }  } 0 0 "Detected gated clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_GATED_CLK" "key44:inst|WideOr0~775 " "Info: Detected gated clock "key44:inst|WideOr0~775" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|WideOr0~775" } } } }  } 0 0 "Detected gated clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "key44:inst|row_reg[3] " "Info: Detected ripple clock "key44:inst|row_reg[3]" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|row_reg[3]" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "key44:inst|row_reg[1] " "Info: Detected ripple clock "key44:inst|row_reg[1]" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|row_reg[1]" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_GATED_CLK" "key44:inst|WideOr8~614 " "Info: Detected gated clock "key44:inst|WideOr8~614" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|WideOr8~614" } } } }  } 0 0 "Detected gated clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "key44:inst|col_reg[3] " "Info: Detected ripple clock "key44:inst|col_reg[3]" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|col_reg[3]" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_GATED_CLK" "key44:inst|WideOr0~774 " "Info: Detected gated clock "key44:inst|WideOr0~774" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|WideOr0~774" } } } }  } 0 0 "Detected gated clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "key44:inst|row_reg[0] " "Info: Detected ripple clock "key44:inst|row_reg[0]" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|row_reg[0]" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "key44:inst|row_reg[2] " "Info: Detected ripple clock "key44:inst|row_reg[2]" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|row_reg[2]" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "Frequency:inst5|Period1mS " "Info: Detected ripple clock "Frequency:inst5|Period1mS" as buffer" {  } { { "Frequency.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/Frequency.vhd" 38 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "Frequency:inst5|Period1mS" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "Frequency:inst5|ClockScan " "Info: Detected ripple clock "Frequency:inst5|ClockScan" as buffer" {  } { { "Frequency.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/Frequency.vhd" 27 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "Frequency:inst5|ClockScan" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_GATED_CLK" "key44:inst|WideOr0~780 " "Info: Detected gated clock "key44:inst|WideOr0~780" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|WideOr0~780" } } } }  } 0 0 "Detected gated clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_GATED_CLK" "key44:inst|WideOr0~778 " "Info: Detected gated clock "key44:inst|WideOr0~778" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|WideOr0~778" } } } }  } 0 0 "Detected gated clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_GATED_CLK" "key44:inst|WideOr0~779 " "Info: Detected gated clock "key44:inst|WideOr0~779" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|WideOr0~779" } } } }  } 0 0 "Detected gated clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_GATED_CLK" "key44:inst|WideOr0~776 " "Info: Detected gated clock "key44:inst|WideOr0~776" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|WideOr0~776" } } } }  } 0 0 "Detected gated clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "key44:inst|col_reg[0] " "Info: Detected ripple clock "key44:inst|col_reg[0]" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|col_reg[0]" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "key44:inst|col_reg[1] " "Info: Detected ripple clock "key44:inst|col_reg[1]" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|col_reg[1]" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "key44:inst|Mega_cnt[4] " "Info: Detected ripple clock "key44:inst|Mega_cnt[4]" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 30 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|Mega_cnt[4]" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "key44:inst|col_reg[2] " "Info: Detected ripple clock "key44:inst|col_reg[2]" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|col_reg[2]" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "key44:inst|clk2 " "Info: Detected ripple clock "key44:inst|clk2" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 27 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|clk2" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0} { "Info" "ITAN_RIPPLE_CLK" "key44:inst|clk4 " "Info: Detected ripple clock "key44:inst|clk4" as buffer" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 27 -1 0 } } { "c:/altera/80/quartus/bin/Assignment Editor.qase" "" { Assignment "c:/altera/80/quartus/bin/Assignment Editor.qase" 1 { { 0 "key44:inst|clk4" } } } }  } 0 0 "Detected ripple clock "%1!s!" as buffer" 0 0 "" 0 0}  } {  } 0 0 "Found %1!d! node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew" 0 0 "" 0 0}
  9. { "Info" "ITDB_FULL_CLOCK_REG_RESULT" "GCLKP register key44:inst|state[5] register key44:inst|col_reg[1] 31.94 MHz 31.312 ns Internal " "Info: Clock "GCLKP" has Internal fmax of 31.94 MHz between source register "key44:inst|state[5]" and destination register "key44:inst|col_reg[1]" (period= 31.312 ns)" { { "Info" "ITDB_FULL_DATA_PATH_RESULT" "6.056 ns + Longest register register " "Info: + Longest register to register delay is 6.056 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns key44:inst|state[5] 1 REG LC_X10_Y2_N2 15 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X10_Y2_N2; Fanout = 15; REG Node = 'key44:inst|state[5]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { key44:inst|state[5] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.801 ns) + CELL(0.914 ns) 3.715 ns key44:inst|valid~262 2 COMB LC_X7_Y4_N8 8 " "Info: 2: + IC(2.801 ns) + CELL(0.914 ns) = 3.715 ns; Loc. = LC_X7_Y4_N8; Fanout = 8; COMB Node = 'key44:inst|valid~262'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "3.715 ns" { key44:inst|state[5] key44:inst|valid~262 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 10 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.098 ns) + CELL(1.243 ns) 6.056 ns key44:inst|col_reg[1] 3 REG LC_X8_Y4_N0 8 " "Info: 3: + IC(1.098 ns) + CELL(1.243 ns) = 6.056 ns; Loc. = LC_X8_Y4_N0; Fanout = 8; REG Node = 'key44:inst|col_reg[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.341 ns" { key44:inst|valid~262 key44:inst|col_reg[1] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "2.157 ns ( 35.62 % ) " "Info: Total cell delay = 2.157 ns ( 35.62 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "3.899 ns ( 64.38 % ) " "Info: Total interconnect delay = 3.899 ns ( 64.38 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "6.056 ns" { key44:inst|state[5] key44:inst|valid~262 key44:inst|col_reg[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "6.056 ns" { key44:inst|state[5] {} key44:inst|valid~262 {} key44:inst|col_reg[1] {} } { 0.000ns 2.801ns 1.098ns } { 0.000ns 0.914ns 1.243ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_CLOCK_SKEW_RESULT" "-8.891 ns - Smallest " "Info: - Smallest clock skew is -8.891 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP destination 5.861 ns + Shortest register " "Info: + Shortest clock path from clock "GCLKP" to destination register is 5.861 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP 1 CLK PIN_14 10 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 10; CLK Node = 'GCLKP'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP } "NODE_NAME" } } { "KeyBoard.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/KeyBoard/KeyBoard.bdf" { { 48 -40 128 64 "GCLKP" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns key44:inst|Mega_cnt[4] 2 REG LC_X8_Y4_N8 10 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X8_Y4_N8; Fanout = 10; REG Node = 'key44:inst|Mega_cnt[4]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP key44:inst|Mega_cnt[4] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 30 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.886 ns) + CELL(0.918 ns) 5.861 ns key44:inst|col_reg[1] 3 REG LC_X8_Y4_N0 8 " "Info: 3: + IC(0.886 ns) + CELL(0.918 ns) = 5.861 ns; Loc. = LC_X8_Y4_N0; Fanout = 8; REG Node = 'key44:inst|col_reg[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.804 ns" { key44:inst|Mega_cnt[4] key44:inst|col_reg[1] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "3.375 ns ( 57.58 % ) " "Info: Total cell delay = 3.375 ns ( 57.58 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "2.486 ns ( 42.42 % ) " "Info: Total interconnect delay = 2.486 ns ( 42.42 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.861 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|col_reg[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "5.861 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|col_reg[1] {} } { 0.000ns 0.000ns 1.600ns 0.886ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP source 14.752 ns - Longest register " "Info: - Longest clock path from clock "GCLKP" to source register is 14.752 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP 1 CLK PIN_14 10 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 10; CLK Node = 'GCLKP'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP } "NODE_NAME" } } { "KeyBoard.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/KeyBoard/KeyBoard.bdf" { { 48 -40 128 64 "GCLKP" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns key44:inst|Mega_cnt[4] 2 REG LC_X8_Y4_N8 10 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X8_Y4_N8; Fanout = 10; REG Node = 'key44:inst|Mega_cnt[4]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP key44:inst|Mega_cnt[4] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 30 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.961 ns) + CELL(1.294 ns) 8.312 ns key44:inst|clk2 3 REG LC_X11_Y3_N2 2 " "Info: 3: + IC(2.961 ns) + CELL(1.294 ns) = 8.312 ns; Loc. = LC_X11_Y3_N2; Fanout = 2; REG Node = 'key44:inst|clk2'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.255 ns" { key44:inst|Mega_cnt[4] key44:inst|clk2 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 27 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.868 ns) + CELL(1.294 ns) 10.474 ns key44:inst|clk4 4 REG LC_X11_Y3_N3 12 " "Info: 4: + IC(0.868 ns) + CELL(1.294 ns) = 10.474 ns; Loc. = LC_X11_Y3_N3; Fanout = 12; REG Node = 'key44:inst|clk4'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.162 ns" { key44:inst|clk2 key44:inst|clk4 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 27 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(3.360 ns) + CELL(0.918 ns) 14.752 ns key44:inst|state[5] 5 REG LC_X10_Y2_N2 15 " "Info: 5: + IC(3.360 ns) + CELL(0.918 ns) = 14.752 ns; Loc. = LC_X10_Y2_N2; Fanout = 15; REG Node = 'key44:inst|state[5]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.278 ns" { key44:inst|clk4 key44:inst|state[5] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "5.963 ns ( 40.42 % ) " "Info: Total cell delay = 5.963 ns ( 40.42 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "8.789 ns ( 59.58 % ) " "Info: Total interconnect delay = 8.789 ns ( 59.58 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "14.752 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|clk2 key44:inst|clk4 key44:inst|state[5] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "14.752 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|clk2 {} key44:inst|clk4 {} key44:inst|state[5] {} } { 0.000ns 0.000ns 1.600ns 2.961ns 0.868ns 3.360ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.861 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|col_reg[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "5.861 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|col_reg[1] {} } { 0.000ns 0.000ns 1.600ns 0.886ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "14.752 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|clk2 key44:inst|clk4 key44:inst|state[5] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "14.752 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|clk2 {} key44:inst|clk4 {} key44:inst|state[5] {} } { 0.000ns 0.000ns 1.600ns 2.961ns 0.868ns 3.360ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 0.918ns } "" } }  } 0 0 "%2!c! %3!s! clock skew is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TCO_DELAY" "0.376 ns + " "Info: + Micro clock to output delay of source is 0.376 ns" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 117 -1 0 } }  } 0 0 "%2!c! Micro clock to output delay of source is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TSU_DELAY" "0.333 ns + " "Info: + Micro setup delay of destination is 0.333 ns" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } }  } 0 0 "%2!c! Micro setup delay of destination is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_INVERTED_CLOCK_FOUND" "" "Info: Delay path is controlled by inverted clocks -- if clock duty cycle is 50%, fmax is divided by two" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 117 -1 0 } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } }  } 0 0 "Delay path is controlled by inverted clocks -- if clock duty cycle is 50%, fmax is divided by two" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "6.056 ns" { key44:inst|state[5] key44:inst|valid~262 key44:inst|col_reg[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "6.056 ns" { key44:inst|state[5] {} key44:inst|valid~262 {} key44:inst|col_reg[1] {} } { 0.000ns 2.801ns 1.098ns } { 0.000ns 0.914ns 1.243ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.861 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|col_reg[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "5.861 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|col_reg[1] {} } { 0.000ns 0.000ns 1.600ns 0.886ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "14.752 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|clk2 key44:inst|clk4 key44:inst|state[5] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "14.752 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|clk2 {} key44:inst|clk4 {} key44:inst|state[5] {} } { 0.000ns 0.000ns 1.600ns 2.961ns 0.868ns 3.360ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 0.918ns } "" } }  } 0 0 "Clock "%1!s!" has %8!s! fmax of %6!s! between source %2!s! "%3!s!" and destination %4!s! "%5!s!" (period= %7!s!)" 0 0 "" 0 0}
  10. { "Warning" "WTAN_CLOCK_WILL_NOT_OPERATE" "GCLKP 32 " "Warning: Circuit may not operate. Detected 32 non-operational path(s) clocked by clock "GCLKP" with clock skew larger than data delay. See Compilation Report for details." {  } {  } 0 0 "Circuit may not operate. Detected %2!d! non-operational path(s) clocked by clock "%1!s!" with clock skew larger than data delay. See Compilation Report for details." 0 0 "" 0 0}
  11. { "Info" "ITDB_FULL_NEGATIVE_HOLD_RESULT" "key44:inst|col_reg[1] key44:inst|code[2] GCLKP 5.9 ns " "Info: Found hold time violation between source  pin or register "key44:inst|col_reg[1]" and destination pin or register "key44:inst|code[2]" for clock "GCLKP" (Hold time is 5.9 ns)" { { "Info" "ITDB_FULL_CLOCK_SKEW_RESULT" "13.341 ns + Largest " "Info: + Largest clock skew is 13.341 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP destination 19.202 ns + Longest register " "Info: + Longest clock path from clock "GCLKP" to destination register is 19.202 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP 1 CLK PIN_14 10 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 10; CLK Node = 'GCLKP'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP } "NODE_NAME" } } { "KeyBoard.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/KeyBoard/KeyBoard.bdf" { { 48 -40 128 64 "GCLKP" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns key44:inst|Mega_cnt[4] 2 REG LC_X8_Y4_N8 10 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X8_Y4_N8; Fanout = 10; REG Node = 'key44:inst|Mega_cnt[4]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP key44:inst|Mega_cnt[4] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 30 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.239 ns) + CELL(1.294 ns) 6.590 ns key44:inst|col_reg[2] 3 REG LC_X7_Y4_N6 6 " "Info: 3: + IC(1.239 ns) + CELL(1.294 ns) = 6.590 ns; Loc. = LC_X7_Y4_N6; Fanout = 6; REG Node = 'key44:inst|col_reg[2]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.533 ns" { key44:inst|Mega_cnt[4] key44:inst|col_reg[2] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.724 ns) + CELL(0.740 ns) 10.054 ns key44:inst|WideOr0~774 4 COMB LC_X11_Y2_N4 2 " "Info: 4: + IC(2.724 ns) + CELL(0.740 ns) = 10.054 ns; Loc. = LC_X11_Y2_N4; Fanout = 2; COMB Node = 'key44:inst|WideOr0~774'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "3.464 ns" { key44:inst|col_reg[2] key44:inst|WideOr0~774 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.114 ns) + CELL(0.740 ns) 11.908 ns key44:inst|WideOr0~776 5 COMB LC_X12_Y2_N3 1 " "Info: 5: + IC(1.114 ns) + CELL(0.740 ns) = 11.908 ns; Loc. = LC_X12_Y2_N3; Fanout = 1; COMB Node = 'key44:inst|WideOr0~776'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.854 ns" { key44:inst|WideOr0~774 key44:inst|WideOr0~776 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.115 ns) + CELL(0.914 ns) 13.937 ns key44:inst|WideOr0~781 6 COMB LC_X11_Y2_N0 4 " "Info: 6: + IC(1.115 ns) + CELL(0.914 ns) = 13.937 ns; Loc. = LC_X11_Y2_N0; Fanout = 4; COMB Node = 'key44:inst|WideOr0~781'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.029 ns" { key44:inst|WideOr0~776 key44:inst|WideOr0~781 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.351 ns) + CELL(0.914 ns) 19.202 ns key44:inst|code[2] 7 REG LC_X8_Y5_N6 9 " "Info: 7: + IC(4.351 ns) + CELL(0.914 ns) = 19.202 ns; Loc. = LC_X8_Y5_N6; Fanout = 9; REG Node = 'key44:inst|code[2]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.265 ns" { key44:inst|WideOr0~781 key44:inst|code[2] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 90 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "7.059 ns ( 36.76 % ) " "Info: Total cell delay = 7.059 ns ( 36.76 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "12.143 ns ( 63.24 % ) " "Info: Total interconnect delay = 12.143 ns ( 63.24 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "19.202 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|col_reg[2] key44:inst|WideOr0~774 key44:inst|WideOr0~776 key44:inst|WideOr0~781 key44:inst|code[2] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "19.202 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|col_reg[2] {} key44:inst|WideOr0~774 {} key44:inst|WideOr0~776 {} key44:inst|WideOr0~781 {} key44:inst|code[2] {} } { 0.000ns 0.000ns 1.600ns 1.239ns 2.724ns 1.114ns 1.115ns 4.351ns } { 0.000ns 1.163ns 1.294ns 1.294ns 0.740ns 0.740ns 0.914ns 0.914ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP source 5.861 ns - Shortest register " "Info: - Shortest clock path from clock "GCLKP" to source register is 5.861 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP 1 CLK PIN_14 10 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 10; CLK Node = 'GCLKP'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP } "NODE_NAME" } } { "KeyBoard.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/KeyBoard/KeyBoard.bdf" { { 48 -40 128 64 "GCLKP" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns key44:inst|Mega_cnt[4] 2 REG LC_X8_Y4_N8 10 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X8_Y4_N8; Fanout = 10; REG Node = 'key44:inst|Mega_cnt[4]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP key44:inst|Mega_cnt[4] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 30 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.886 ns) + CELL(0.918 ns) 5.861 ns key44:inst|col_reg[1] 3 REG LC_X8_Y4_N0 8 " "Info: 3: + IC(0.886 ns) + CELL(0.918 ns) = 5.861 ns; Loc. = LC_X8_Y4_N0; Fanout = 8; REG Node = 'key44:inst|col_reg[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.804 ns" { key44:inst|Mega_cnt[4] key44:inst|col_reg[1] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "3.375 ns ( 57.58 % ) " "Info: Total cell delay = 3.375 ns ( 57.58 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "2.486 ns ( 42.42 % ) " "Info: Total interconnect delay = 2.486 ns ( 42.42 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.861 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|col_reg[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "5.861 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|col_reg[1] {} } { 0.000ns 0.000ns 1.600ns 0.886ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "19.202 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|col_reg[2] key44:inst|WideOr0~774 key44:inst|WideOr0~776 key44:inst|WideOr0~781 key44:inst|code[2] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "19.202 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|col_reg[2] {} key44:inst|WideOr0~774 {} key44:inst|WideOr0~776 {} key44:inst|WideOr0~781 {} key44:inst|code[2] {} } { 0.000ns 0.000ns 1.600ns 1.239ns 2.724ns 1.114ns 1.115ns 4.351ns } { 0.000ns 1.163ns 1.294ns 1.294ns 0.740ns 0.740ns 0.914ns 0.914ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.861 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|col_reg[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "5.861 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|col_reg[1] {} } { 0.000ns 0.000ns 1.600ns 0.886ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } }  } 0 0 "%2!c! %3!s! clock skew is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TCO_DELAY" "0.376 ns - " "Info: - Micro clock to output delay of source is 0.376 ns" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } }  } 0 0 "%2!c! Micro clock to output delay of source is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_DATA_PATH_RESULT" "7.065 ns - Shortest register register " "Info: - Shortest register to register delay is 7.065 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns key44:inst|col_reg[1] 1 REG LC_X8_Y4_N0 8 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X8_Y4_N0; Fanout = 8; REG Node = 'key44:inst|col_reg[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { key44:inst|col_reg[1] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.828 ns) + CELL(0.200 ns) 3.028 ns key44:inst|WideOr4~711 2 COMB LC_X11_Y2_N6 1 " "Info: 2: + IC(2.828 ns) + CELL(0.200 ns) = 3.028 ns; Loc. = LC_X11_Y2_N6; Fanout = 1; COMB Node = 'key44:inst|WideOr4~711'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "3.028 ns" { key44:inst|col_reg[1] key44:inst|WideOr4~711 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.774 ns) + CELL(0.511 ns) 4.313 ns key44:inst|WideOr4~714 3 COMB LC_X11_Y2_N7 1 " "Info: 3: + IC(0.774 ns) + CELL(0.511 ns) = 4.313 ns; Loc. = LC_X11_Y2_N7; Fanout = 1; COMB Node = 'key44:inst|WideOr4~714'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.285 ns" { key44:inst|WideOr4~711 key44:inst|WideOr4~714 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.552 ns) + CELL(0.200 ns) 7.065 ns key44:inst|code[2] 4 REG LC_X8_Y5_N6 9 " "Info: 4: + IC(2.552 ns) + CELL(0.200 ns) = 7.065 ns; Loc. = LC_X8_Y5_N6; Fanout = 9; REG Node = 'key44:inst|code[2]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.752 ns" { key44:inst|WideOr4~714 key44:inst|code[2] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 90 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "0.911 ns ( 12.89 % ) " "Info: Total cell delay = 0.911 ns ( 12.89 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "6.154 ns ( 87.11 % ) " "Info: Total interconnect delay = 6.154 ns ( 87.11 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.065 ns" { key44:inst|col_reg[1] key44:inst|WideOr4~711 key44:inst|WideOr4~714 key44:inst|code[2] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.065 ns" { key44:inst|col_reg[1] {} key44:inst|WideOr4~711 {} key44:inst|WideOr4~714 {} key44:inst|code[2] {} } { 0.000ns 2.828ns 0.774ns 2.552ns } { 0.000ns 0.200ns 0.511ns 0.200ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TH_DELAY" "0.000 ns + " "Info: + Micro hold delay of destination is 0.000 ns" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 90 -1 0 } }  } 0 0 "%2!c! Micro hold delay of destination is %1!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "19.202 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|col_reg[2] key44:inst|WideOr0~774 key44:inst|WideOr0~776 key44:inst|WideOr0~781 key44:inst|code[2] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "19.202 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|col_reg[2] {} key44:inst|WideOr0~774 {} key44:inst|WideOr0~776 {} key44:inst|WideOr0~781 {} key44:inst|code[2] {} } { 0.000ns 0.000ns 1.600ns 1.239ns 2.724ns 1.114ns 1.115ns 4.351ns } { 0.000ns 1.163ns 1.294ns 1.294ns 0.740ns 0.740ns 0.914ns 0.914ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.861 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|col_reg[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "5.861 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|col_reg[1] {} } { 0.000ns 0.000ns 1.600ns 0.886ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.065 ns" { key44:inst|col_reg[1] key44:inst|WideOr4~711 key44:inst|WideOr4~714 key44:inst|code[2] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.065 ns" { key44:inst|col_reg[1] {} key44:inst|WideOr4~711 {} key44:inst|WideOr4~714 {} key44:inst|code[2] {} } { 0.000ns 2.828ns 0.774ns 2.552ns } { 0.000ns 0.200ns 0.511ns 0.200ns } "" } }  } 0 0 "Found hold time violation between source  pin or register "%1!s!" and destination pin or register "%2!s!" for clock "%3!s!" (Hold time is %4!s!)" 0 0 "" 0 0}
  12. { "Info" "ITDB_TSU_RESULT" "key44:inst|col_reg[1] ROW[2] GCLKP 2.091 ns register " "Info: tsu for register "key44:inst|col_reg[1]" (data pin = "ROW[2]", clock pin = "GCLKP") is 2.091 ns" { { "Info" "ITDB_FULL_DATA_PATH_RESULT" "7.619 ns + Longest pin register " "Info: + Longest pin to register delay is 7.619 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.132 ns) 1.132 ns ROW[2] 1 PIN PIN_38 2 " "Info: 1: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = PIN_38; Fanout = 2; PIN Node = 'ROW[2]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { ROW[2] } "NODE_NAME" } } { "KeyBoard.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/KeyBoard/KeyBoard.bdf" { { 216 -56 112 232 "ROW[3..0]" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.944 ns) + CELL(0.914 ns) 3.990 ns key44:inst|Equal4~117 2 COMB LC_X7_Y4_N4 11 " "Info: 2: + IC(1.944 ns) + CELL(0.914 ns) = 3.990 ns; Loc. = LC_X7_Y4_N4; Fanout = 11; COMB Node = 'key44:inst|Equal4~117'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.858 ns" { ROW[2] key44:inst|Equal4~117 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 154 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.777 ns) + CELL(0.511 ns) 5.278 ns key44:inst|valid~262 3 COMB LC_X7_Y4_N8 8 " "Info: 3: + IC(0.777 ns) + CELL(0.511 ns) = 5.278 ns; Loc. = LC_X7_Y4_N8; Fanout = 8; COMB Node = 'key44:inst|valid~262'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.288 ns" { key44:inst|Equal4~117 key44:inst|valid~262 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 10 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.098 ns) + CELL(1.243 ns) 7.619 ns key44:inst|col_reg[1] 4 REG LC_X8_Y4_N0 8 " "Info: 4: + IC(1.098 ns) + CELL(1.243 ns) = 7.619 ns; Loc. = LC_X8_Y4_N0; Fanout = 8; REG Node = 'key44:inst|col_reg[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.341 ns" { key44:inst|valid~262 key44:inst|col_reg[1] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "3.800 ns ( 49.88 % ) " "Info: Total cell delay = 3.800 ns ( 49.88 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "3.819 ns ( 50.12 % ) " "Info: Total interconnect delay = 3.819 ns ( 50.12 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.619 ns" { ROW[2] key44:inst|Equal4~117 key44:inst|valid~262 key44:inst|col_reg[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.619 ns" { ROW[2] {} ROW[2]~combout {} key44:inst|Equal4~117 {} key44:inst|valid~262 {} key44:inst|col_reg[1] {} } { 0.000ns 0.000ns 1.944ns 0.777ns 1.098ns } { 0.000ns 1.132ns 0.914ns 0.511ns 1.243ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TSU_DELAY" "0.333 ns + " "Info: + Micro setup delay of destination is 0.333 ns" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } }  } 0 0 "%2!c! Micro setup delay of destination is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP destination 5.861 ns - Shortest register " "Info: - Shortest clock path from clock "GCLKP" to destination register is 5.861 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP 1 CLK PIN_14 10 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 10; CLK Node = 'GCLKP'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP } "NODE_NAME" } } { "KeyBoard.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/KeyBoard/KeyBoard.bdf" { { 48 -40 128 64 "GCLKP" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns key44:inst|Mega_cnt[4] 2 REG LC_X8_Y4_N8 10 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X8_Y4_N8; Fanout = 10; REG Node = 'key44:inst|Mega_cnt[4]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP key44:inst|Mega_cnt[4] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 30 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.886 ns) + CELL(0.918 ns) 5.861 ns key44:inst|col_reg[1] 3 REG LC_X8_Y4_N0 8 " "Info: 3: + IC(0.886 ns) + CELL(0.918 ns) = 5.861 ns; Loc. = LC_X8_Y4_N0; Fanout = 8; REG Node = 'key44:inst|col_reg[1]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.804 ns" { key44:inst|Mega_cnt[4] key44:inst|col_reg[1] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "3.375 ns ( 57.58 % ) " "Info: Total cell delay = 3.375 ns ( 57.58 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "2.486 ns ( 42.42 % ) " "Info: Total interconnect delay = 2.486 ns ( 42.42 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.861 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|col_reg[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "5.861 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|col_reg[1] {} } { 0.000ns 0.000ns 1.600ns 0.886ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "7.619 ns" { ROW[2] key44:inst|Equal4~117 key44:inst|valid~262 key44:inst|col_reg[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "7.619 ns" { ROW[2] {} ROW[2]~combout {} key44:inst|Equal4~117 {} key44:inst|valid~262 {} key44:inst|col_reg[1] {} } { 0.000ns 0.000ns 1.944ns 0.777ns 1.098ns } { 0.000ns 1.132ns 0.914ns 0.511ns 1.243ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.861 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|col_reg[1] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "5.861 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|col_reg[1] {} } { 0.000ns 0.000ns 1.600ns 0.886ns } { 0.000ns 1.163ns 1.294ns 0.918ns } "" } }  } 0 0 "tsu for %5!s! "%1!s!" (data pin = "%2!s!", clock pin = "%3!s!") is %4!s!" 0 0 "" 0 0}
  13. { "Info" "ITDB_FULL_TCO_RESULT" "GCLKP LEDOUT[0] key44:inst|code[2] 25.370 ns register " "Info: tco from clock "GCLKP" to destination pin "LEDOUT[0]" through register "key44:inst|code[2]" is 25.370 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP source 19.202 ns + Longest register " "Info: + Longest clock path from clock "GCLKP" to source register is 19.202 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP 1 CLK PIN_14 10 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 10; CLK Node = 'GCLKP'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP } "NODE_NAME" } } { "KeyBoard.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/KeyBoard/KeyBoard.bdf" { { 48 -40 128 64 "GCLKP" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns key44:inst|Mega_cnt[4] 2 REG LC_X8_Y4_N8 10 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X8_Y4_N8; Fanout = 10; REG Node = 'key44:inst|Mega_cnt[4]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP key44:inst|Mega_cnt[4] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 30 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.239 ns) + CELL(1.294 ns) 6.590 ns key44:inst|col_reg[2] 3 REG LC_X7_Y4_N6 6 " "Info: 3: + IC(1.239 ns) + CELL(1.294 ns) = 6.590 ns; Loc. = LC_X7_Y4_N6; Fanout = 6; REG Node = 'key44:inst|col_reg[2]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.533 ns" { key44:inst|Mega_cnt[4] key44:inst|col_reg[2] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 78 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.724 ns) + CELL(0.740 ns) 10.054 ns key44:inst|WideOr0~774 4 COMB LC_X11_Y2_N4 2 " "Info: 4: + IC(2.724 ns) + CELL(0.740 ns) = 10.054 ns; Loc. = LC_X11_Y2_N4; Fanout = 2; COMB Node = 'key44:inst|WideOr0~774'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "3.464 ns" { key44:inst|col_reg[2] key44:inst|WideOr0~774 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.114 ns) + CELL(0.740 ns) 11.908 ns key44:inst|WideOr0~776 5 COMB LC_X12_Y2_N3 1 " "Info: 5: + IC(1.114 ns) + CELL(0.740 ns) = 11.908 ns; Loc. = LC_X12_Y2_N3; Fanout = 1; COMB Node = 'key44:inst|WideOr0~776'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.854 ns" { key44:inst|WideOr0~774 key44:inst|WideOr0~776 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.115 ns) + CELL(0.914 ns) 13.937 ns key44:inst|WideOr0~781 6 COMB LC_X11_Y2_N0 4 " "Info: 6: + IC(1.115 ns) + CELL(0.914 ns) = 13.937 ns; Loc. = LC_X11_Y2_N0; Fanout = 4; COMB Node = 'key44:inst|WideOr0~781'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.029 ns" { key44:inst|WideOr0~776 key44:inst|WideOr0~781 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 91 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(4.351 ns) + CELL(0.914 ns) 19.202 ns key44:inst|code[2] 7 REG LC_X8_Y5_N6 9 " "Info: 7: + IC(4.351 ns) + CELL(0.914 ns) = 19.202 ns; Loc. = LC_X8_Y5_N6; Fanout = 9; REG Node = 'key44:inst|code[2]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "5.265 ns" { key44:inst|WideOr0~781 key44:inst|code[2] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 90 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "7.059 ns ( 36.76 % ) " "Info: Total cell delay = 7.059 ns ( 36.76 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "12.143 ns ( 63.24 % ) " "Info: Total interconnect delay = 12.143 ns ( 63.24 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "19.202 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|col_reg[2] key44:inst|WideOr0~774 key44:inst|WideOr0~776 key44:inst|WideOr0~781 key44:inst|code[2] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "19.202 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|col_reg[2] {} key44:inst|WideOr0~774 {} key44:inst|WideOr0~776 {} key44:inst|WideOr0~781 {} key44:inst|code[2] {} } { 0.000ns 0.000ns 1.600ns 1.239ns 2.724ns 1.114ns 1.115ns 4.351ns } { 0.000ns 1.163ns 1.294ns 1.294ns 0.740ns 0.740ns 0.914ns 0.914ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TCO_DELAY" "0.000 ns + " "Info: + Micro clock to output delay of source is 0.000 ns" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 90 -1 0 } }  } 0 0 "%2!c! Micro clock to output delay of source is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_DATA_PATH_RESULT" "6.168 ns + Longest register pin " "Info: + Longest register to pin delay is 6.168 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(0.000 ns) 0.000 ns key44:inst|code[2] 1 REG LC_X8_Y5_N6 9 " "Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = LC_X8_Y5_N6; Fanout = 9; REG Node = 'key44:inst|code[2]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { key44:inst|code[2] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 90 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.865 ns) + CELL(0.200 ns) 2.065 ns LED4:inst3|Mux6~29 2 COMB LC_X7_Y6_N2 1 " "Info: 2: + IC(1.865 ns) + CELL(0.200 ns) = 2.065 ns; Loc. = LC_X7_Y6_N2; Fanout = 1; COMB Node = 'LED4:inst3|Mux6~29'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.065 ns" { key44:inst|code[2] LED4:inst3|Mux6~29 } "NODE_NAME" } } { "Display.vhd" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/Display.vhd" 59 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.781 ns) + CELL(2.322 ns) 6.168 ns LEDOUT[0] 3 PIN PIN_89 0 " "Info: 3: + IC(1.781 ns) + CELL(2.322 ns) = 6.168 ns; Loc. = PIN_89; Fanout = 0; PIN Node = 'LEDOUT[0]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.103 ns" { LED4:inst3|Mux6~29 LEDOUT[0] } "NODE_NAME" } } { "KeyBoard.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/KeyBoard/KeyBoard.bdf" { { 376 392 568 392 "LEDOUT[7..0]" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "2.522 ns ( 40.89 % ) " "Info: Total cell delay = 2.522 ns ( 40.89 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "3.646 ns ( 59.11 % ) " "Info: Total interconnect delay = 3.646 ns ( 59.11 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "6.168 ns" { key44:inst|code[2] LED4:inst3|Mux6~29 LEDOUT[0] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "6.168 ns" { key44:inst|code[2] {} LED4:inst3|Mux6~29 {} LEDOUT[0] {} } { 0.000ns 1.865ns 1.781ns } { 0.000ns 0.200ns 2.322ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "19.202 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|col_reg[2] key44:inst|WideOr0~774 key44:inst|WideOr0~776 key44:inst|WideOr0~781 key44:inst|code[2] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "19.202 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|col_reg[2] {} key44:inst|WideOr0~774 {} key44:inst|WideOr0~776 {} key44:inst|WideOr0~781 {} key44:inst|code[2] {} } { 0.000ns 0.000ns 1.600ns 1.239ns 2.724ns 1.114ns 1.115ns 4.351ns } { 0.000ns 1.163ns 1.294ns 1.294ns 0.740ns 0.740ns 0.914ns 0.914ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "6.168 ns" { key44:inst|code[2] LED4:inst3|Mux6~29 LEDOUT[0] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "6.168 ns" { key44:inst|code[2] {} LED4:inst3|Mux6~29 {} LEDOUT[0] {} } { 0.000ns 1.865ns 1.781ns } { 0.000ns 0.200ns 2.322ns } "" } }  } 0 0 "tco from clock "%1!s!" to destination pin "%2!s!" through %5!s! "%3!s!" is %4!s!" 0 0 "" 0 0}
  14. { "Info" "ITDB_TH_RESULT" "key44:inst|state[4] ROW[0] GCLKP 10.382 ns register " "Info: th for register "key44:inst|state[4]" (data pin = "ROW[0]", clock pin = "GCLKP") is 10.382 ns" { { "Info" "ITDB_FULL_CLOCK_PATH_RESULT" "GCLKP destination 14.752 ns + Longest register " "Info: + Longest clock path from clock "GCLKP" to destination register is 14.752 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.163 ns) 1.163 ns GCLKP 1 CLK PIN_14 10 " "Info: 1: + IC(0.000 ns) + CELL(1.163 ns) = 1.163 ns; Loc. = PIN_14; Fanout = 10; CLK Node = 'GCLKP'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { GCLKP } "NODE_NAME" } } { "KeyBoard.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/KeyBoard/KeyBoard.bdf" { { 48 -40 128 64 "GCLKP" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(1.600 ns) + CELL(1.294 ns) 4.057 ns key44:inst|Mega_cnt[4] 2 REG LC_X8_Y4_N8 10 " "Info: 2: + IC(1.600 ns) + CELL(1.294 ns) = 4.057 ns; Loc. = LC_X8_Y4_N8; Fanout = 10; REG Node = 'key44:inst|Mega_cnt[4]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.894 ns" { GCLKP key44:inst|Mega_cnt[4] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 30 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.961 ns) + CELL(1.294 ns) 8.312 ns key44:inst|clk2 3 REG LC_X11_Y3_N2 2 " "Info: 3: + IC(2.961 ns) + CELL(1.294 ns) = 8.312 ns; Loc. = LC_X11_Y3_N2; Fanout = 2; REG Node = 'key44:inst|clk2'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.255 ns" { key44:inst|Mega_cnt[4] key44:inst|clk2 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 27 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.868 ns) + CELL(1.294 ns) 10.474 ns key44:inst|clk4 4 REG LC_X11_Y3_N3 12 " "Info: 4: + IC(0.868 ns) + CELL(1.294 ns) = 10.474 ns; Loc. = LC_X11_Y3_N3; Fanout = 12; REG Node = 'key44:inst|clk4'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.162 ns" { key44:inst|clk2 key44:inst|clk4 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 27 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(3.360 ns) + CELL(0.918 ns) 14.752 ns key44:inst|state[4] 5 REG LC_X7_Y4_N5 11 " "Info: 5: + IC(3.360 ns) + CELL(0.918 ns) = 14.752 ns; Loc. = LC_X7_Y4_N5; Fanout = 11; REG Node = 'key44:inst|state[4]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.278 ns" { key44:inst|clk4 key44:inst|state[4] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "5.963 ns ( 40.42 % ) " "Info: Total cell delay = 5.963 ns ( 40.42 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "8.789 ns ( 59.58 % ) " "Info: Total interconnect delay = 8.789 ns ( 59.58 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "14.752 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|clk2 key44:inst|clk4 key44:inst|state[4] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "14.752 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|clk2 {} key44:inst|clk4 {} key44:inst|state[4] {} } { 0.000ns 0.000ns 1.600ns 2.961ns 0.868ns 3.360ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 0.918ns } "" } }  } 0 0 "%4!c! %5!s! clock path from clock "%1!s!" to %2!s! %6!s! is %3!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_TH_DELAY" "0.221 ns + " "Info: + Micro hold delay of destination is 0.221 ns" {  } { { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 117 -1 0 } }  } 0 0 "%2!c! Micro hold delay of destination is %1!s!" 0 0 "" 0 0} { "Info" "ITDB_FULL_DATA_PATH_RESULT" "4.591 ns - Shortest pin register " "Info: - Shortest pin to register delay is 4.591 ns" { { "Info" "ITDB_NODE_DELAY" "IC(0.000 ns) + CELL(1.132 ns) 1.132 ns ROW[0] 1 PIN PIN_41 2 " "Info: 1: + IC(0.000 ns) + CELL(1.132 ns) = 1.132 ns; Loc. = PIN_41; Fanout = 2; PIN Node = 'ROW[0]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "" { ROW[0] } "NODE_NAME" } } { "KeyBoard.bdf" "" { Schematic "E:/FPGA/ALTERA/570-Source/KeyBoard/KeyBoard.bdf" { { 216 -56 112 232 "ROW[3..0]" "" } } } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(2.134 ns) + CELL(0.200 ns) 3.466 ns key44:inst|Equal4~117 2 COMB LC_X7_Y4_N4 11 " "Info: 2: + IC(2.134 ns) + CELL(0.200 ns) = 3.466 ns; Loc. = LC_X7_Y4_N4; Fanout = 11; COMB Node = 'key44:inst|Equal4~117'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "2.334 ns" { ROW[0] key44:inst|Equal4~117 } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 154 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_NODE_DELAY" "IC(0.534 ns) + CELL(0.591 ns) 4.591 ns key44:inst|state[4] 3 REG LC_X7_Y4_N5 11 " "Info: 3: + IC(0.534 ns) + CELL(0.591 ns) = 4.591 ns; Loc. = LC_X7_Y4_N5; Fanout = 11; REG Node = 'key44:inst|state[4]'" {  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "1.125 ns" { key44:inst|Equal4~117 key44:inst|state[4] } "NODE_NAME" } } { "key44.v" "" { Text "E:/FPGA/ALTERA/570-Source/KeyBoard/key44.v" 117 -1 0 } }  } 0 0 "%4!d!: + %1!s! = %2!s!; Loc. = %6!s!; Fanout = %7!d!; %5!s! Node = '%3!s!'" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_CELL_DELAY" "1.923 ns ( 41.89 % ) " "Info: Total cell delay = 1.923 ns ( 41.89 % )" {  } {  } 0 0 "Total cell delay = %1!s! %2!s!" 0 0 "" 0 0} { "Info" "ITDB_TOTAL_IC_DELAY" "2.668 ns ( 58.11 % ) " "Info: Total interconnect delay = 2.668 ns ( 58.11 % )" {  } {  } 0 0 "Total interconnect delay = %1!s! %2!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.591 ns" { ROW[0] key44:inst|Equal4~117 key44:inst|state[4] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "4.591 ns" { ROW[0] {} ROW[0]~combout {} key44:inst|Equal4~117 {} key44:inst|state[4] {} } { 0.000ns 0.000ns 2.134ns 0.534ns } { 0.000ns 1.132ns 0.200ns 0.591ns } "" } }  } 0 0 "%2!c! %3!s! %4!s! to %5!s! delay is %1!s!" 0 0 "" 0 0}  } { { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "14.752 ns" { GCLKP key44:inst|Mega_cnt[4] key44:inst|clk2 key44:inst|clk4 key44:inst|state[4] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "14.752 ns" { GCLKP {} GCLKP~combout {} key44:inst|Mega_cnt[4] {} key44:inst|clk2 {} key44:inst|clk4 {} key44:inst|state[4] {} } { 0.000ns 0.000ns 1.600ns 2.961ns 0.868ns 3.360ns } { 0.000ns 1.163ns 1.294ns 1.294ns 1.294ns 0.918ns } "" } } { "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" { Floorplan "c:/altera/80/quartus/bin/TimingClosureFloorplan.fld" "" "4.591 ns" { ROW[0] key44:inst|Equal4~117 key44:inst|state[4] } "NODE_NAME" } } { "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "" { "TechnologyMapViewer" "c:/altera/80/quartus/bin/Technology_Viewer.qrui" "4.591 ns" { ROW[0] {} ROW[0]~combout {} key44:inst|Equal4~117 {} key44:inst|state[4] {} } { 0.000ns 0.000ns 2.134ns 0.534ns } { 0.000ns 1.132ns 0.200ns 0.591ns } "" } }  } 0 0 "th for %5!s! "%1!s!" (data pin = "%2!s!", clock pin = "%3!s!") is %4!s!" 0 0 "" 0 0}
  15. { "Info" "IQEXE_ERROR_COUNT" "Classic Timing Analyzer 0 s 8 s Quartus II " "Info: Quartus II Classic Timing Analyzer was successful. 0 errors, 8 warnings" { { "Info" "IQEXE_END_PEAK_VSIZE_MEMORY" "124 " "Info: Peak virtual memory: 124 megabytes" {  } {  } 0 0 "Peak virtual memory: %1!s! megabytes" 0 0 "" 0 0} { "Info" "IQEXE_END_BANNER_TIME" "Thu Jun 11 23:44:34 2009 " "Info: Processing ended: Thu Jun 11 23:44:34 2009" {  } {  } 0 0 "Processing ended: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_TIME" "00:00:01 " "Info: Elapsed time: 00:00:01" {  } {  } 0 0 "Elapsed time: %1!s!" 0 0 "" 0 0} { "Info" "IQEXE_ELAPSED_CPU_TIME" "00:00:01 " "Info: Total CPU time (on all processors): 00:00:01" {  } {  } 0 0 "Total CPU time (on all processors): %1!s!" 0 0 "" 0 0}  } {  } 0 0 "%6!s! %1!s! was successful. %2!d! error%3!s!, %4!d! warning%5!s!" 0 0 "" 0 0}