Compress-Decompress algrithms

Development Platform:

VHDL

absolute.v：Code Content

							module absolute (a,b,clk,reset,out);
	input [7:0] a,b;
	input clk;
	input reset;
	output [7:0] out;
	reg [7:0] out;
	
//	assign out = (a > b)? (a - b):(b - a);
always @ (posedge reset or posedge clk)
	if (reset)
		out <= 8'b0;
	else
		begin
		if (a>b)
			out <= a-b;
		else out <= b-a;
		end
	
endmodule

						