Category

Development Platform
Home > SourceCode/Document > Embeded-SCM Develop > VHDL-FPGA-Verilog > View Code
alu_src3_sel.v
Package: 8051core-Verilog.zip　[view]
Upload User: mabingnan
Upload Date: 2015-01-21
Package Size: 54k
Code Size: 3k
Category:

VHDL-FPGA-Verilog

Development Platform:

VHDL

alu_src3_sel.v：Code Content
  1. //////////////////////////////////////////////////////////////////////
  2. ////                                                              ////
  3. ////  8051 alu source 3 select module                             ////
  4. ////                                                              ////
  5. ////  This file is part of the 8051 cores project                 ////
  6. ////  http://www.opencores.org/cores/8051/                        ////
  7. ////                                                              ////
  8. ////  Description                                                 ////
  9. ////   Multiplexer wiht whitch we select data on alu source 3     ////
  10. ////                                                              ////
  11. ////  To Do:                                                      ////
  12. ////   nothing                                                    ////
  13. ////                                                              ////
  14. ////  Author(s):                                                  ////
  15. ////      - Simon Teran, simont@opencores.org                     ////
  16. ////                                                              ////
  17. //////////////////////////////////////////////////////////////////////
  18. ////                                                              ////
  19. //// Copyright (C) 2000 Authors and OPENCORES.ORG                 ////
  20. ////                                                              ////
  21. //// This source file may be used and distributed without         ////
  22. //// restriction provided that this copyright statement is not    ////
  23. //// removed from the file and that any derivative work contains  ////
  24. //// the original copyright notice and the associated disclaimer. ////
  25. ////                                                              ////
  26. //// This source file is free software; you can redistribute it   ////
  27. //// and/or modify it under the terms of the GNU Lesser General   ////
  28. //// Public License as published by the Free Software Foundation; ////
  29. //// either version 2.1 of the License, or (at your option) any   ////
  30. //// later version.                                               ////
  31. ////                                                              ////
  32. //// This source is distributed in the hope that it will be       ////
  33. //// useful, but WITHOUT ANY WARRANTY; without even the implied   ////
  34. //// warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR      ////
  35. //// PURPOSE.  See the GNU Lesser General Public License for more ////
  36. //// details.                                                     ////
  37. ////                                                              ////
  38. //// You should have received a copy of the GNU Lesser General    ////
  39. //// Public License along with this source; if not, download it   ////
  40. //// from http://www.opencores.org/lgpl.shtml                     ////
  41. ////                                                              ////
  42. //////////////////////////////////////////////////////////////////////
  43. //
  44. // ver: 1
  45. //
  47. module alu_src3_sel (sel, pc, dptr, out);
  48. //
  49. // sel          select signals (from decoder, delayd one clock)
  50. // pc           program counter input
  51. // dptr         data pointer input
  52. // des          output (alu sorce 2)
  54. input sel;
  55. input [7:0] pc, dptr;
  56. output [7:0] out;
  58. assign out = sel ? pc : dptr;
  60. endmodule